IBM、光技術のブレークスルーにより生成AIに光速度を導入

Co-packaged opticsの新たなイノベーションがこれまでのデータセンターの電気配線を置き換え、AIや他のコンピューティング用途における高速化と低消費電力化に大きく貢献

【米国ニューヨーク州ヨークタウン・ハイツ - 2024年12月9日（現地時間）発】

IBMは、データセンターにおける生成AIモデルの学習・推論を劇的に改善する可能性のある光パッケージング技術のブレークスルーについて発表しました。研究者たちは、 次世代の光パッケージング技術であるCo-Packaged Optics（CPO）のための新しいプロセスを生み出し、データセンター内の既存の近距離電気配線を補完する光技術の導入を可能にしました。IBMの研究者は、世界で初めて成功が公表されたポリマー光導波路（PWG）の設計・組み立てを通じ、CPOがコンピューティング業界におけるチップ間、回路基板間、サーバー間での広帯域伝送を再定義し得ることを示しました。

 

現在、光ファイバー技術は長距離にわたってデータを高速で伝送し、電気の代わりに光で商業・通信等のトラフィックを支えています。データセンターは外部通信ネットワーク用に光ファイバー技術を使用していますが、データセンターのラック間の通信は依然としてほぼ銅の電気配線によって行われています。電気配線は、GPUアクセラレーターに接続されるものの、GPUアクセラレーターは半分以上の時間はアイドル状態であり、大規模な分散学習プロセス時には他のデバイスからの信号を待つため、膨大な費用とエネルギーを消費します。

 

IBMの研究者は、オプティクスの速度と容量をデータセンター内に持ち込む方法を実証しました。技術論文で、IBMは高速光通信を可能にする新しいCPOプロトタイプ・モジュールを紹介しています。この技術は、データセンター内の通信の帯域幅を大幅に拡大し、GPUのアイドリング・タイムを最小化しながら、AIの処理能力を大幅に向上させる可能性があります。この研究革新により、以下が可能になります。

• 生成AIのスケーリングにおける低コスト化 : データセンター内のケーブルの長さは1 mから数百メートルに延伸する一方、ミッドレンジの電気配線と比較して消費電力は1/5以下になります*1。

• AIモデルの学習が高速化： 開発者は、従来の電気配線と比較して最大5倍高速に大規模言語モデル（LLM）を学習できます。CPO により、標準的な LLM の学習にかかる時間が3ヶ月から 3 週間に短縮し、より大規模なモデルとより多くの GPU を使用することでパフォーマンスの向上を図ることができます*2。

• データセンターの電力効率を劇的に向上： 1つのAIモデルの学習ごとに、米国の5,000世帯の年間消費電力に相当する電力を節電できます*3。

 

IBMシニア・バイス・プレジデントでIBM Researchディレクターのダリオ・ギル（Darío Gil）は、次のように述べています。「生成AIはより多くの電力と処理能力を要求するため、データセンターは進化する必要があります。そして、Co-packaged opticsは、将来のデータセンターの在り方を提示するものです。データセンターの外部通信には光ファイバーが使用されていましたが、このブレークスルーにより、今後はチップ間でも同様の通信が可能になります。高速でサステナブルな通信により、将来のAIワークロードの増大にも対応できるようになります」

 

チップ間通信は現在の80倍広帯域化

近年のチップ技術の進展により、トランジスターの高密度集積化が可能になっています。IBMの2nmノードのチップは、500億個以上のトランジスターを集積できます。CPOテクノロジーは、チップメーカーがアクセラレーター間に電気配線の性能限界を超える光通信用配線を追加できるようにすることで、アクセラレーター間のインターコネクト密度の拡張を目指しています。IBMの論文では、これらの新しい高密度光通信構造に光波長多重通信技術を組み合わせることにより、電気配線と比較して、チップ間通信の帯域幅が最大80倍向上する可能性があることに言及しています。

 

IBMのイノベーションにより、現在の最先端のCPO技術と比較して、チップメーカーはシリコン・フォトニクス・チップの端面に6倍の光ファイバーを配線できるようになり、これは「beachfront density」と呼ばれています。各光ファイバーは、人の髪の毛の約3倍ほどの幅であり、長さは数センチから数百メートルに及び、1秒間に数テラ・ビットのデータを通信します。IBMチームは、標準的なアセンブリー・パッケージング・プロセスを用いて、50マイクロメートル・ピッチの高密度のポリマー光導波路をシリコン・フォトニクス導波路にアディアバティック結合させました。

 

本論文ではさらに、50マイクロメートル・ピッチの高密度のポリマー光導波路が、量産時に必要なストレス・テストを初めて合格した点を記載しています。コンポーネントは、-40°Cから125°Cの範囲の高温・高湿度環境テストを合格し、機械強度テストにおいても光インターコネクトが物理的な破壊やデータ損失なく合格したことを記載しています。さらに、研究者たちは18マイクロメートル・ピッチの高密度のポリマー光導波路も実証しました。4本のポリマー光導波路を積層することで、最大128チャンネルの接続も実現可能になります。

 

IBMは半導体の研究開発において引き続きリーダーシップを発揮

CPOテクノロジーは、今後ますます増大するAIが要求する処理能力を満たすための道筋を描くものであり、オフ・モジュール通信を電気配線から光配線に置き換える可能性があります。 IBMは、半導体イノベーションにおけるリーダーシップを発揮し続けています。これまでのイノベーションとして、世界初の2nmノード・チップ・テクノロジー、世界初の7nmおよび5nmプロセス技術の製品化、ナノシート・トランジスター、Vertical Transport Field Effect Transistor（VTFET）、シングル・セルDRAM、光増幅フォトレジストなどが挙げられます。

 

研究者たちは、CPOの設計、モデリング、シミュレーション作業を、米国ニューヨーク州アルバニーで行いました。米国商務省は最近、アルバニーを米国初の国立半導体技術センター（NSTC）によるNSTC EUV Acceleratorの本拠地に選びました。研究者たちは、北米最大のチップ組み立ておよびテスト・サイトの1つであるケベック州ブロモントにあるIBMの施設でプロトタイプの試作およびモジュール・テストを行いました。IBMのブロモント工場は、米国とカナダのNortheast Semiconductor Corridorの一部として、数十年にわたりチップ・パッケージングで世界をリードしてきました。

 

*1：ビット当たり5ピコジュールから1ピコジュール未満への減少

*2：業界標準のGPUとインターコネクトを使用した700億パラメータLLMの学習に基づく数値

*3：業界標準のGPUとインターコネクトを使用した大規模LLM (GPT-4など) の学習に基づく数値

 

当報道資料は、2024年12月9日（現地時間）にIBM Corporationが発表したプレスリリースの抄訳をもとにしています。原文はこちらを参照ください。

 

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